• Entwicklung und Erstellung von IC-Layouts für analoge Sensoren und Mixed-Signal-Anwendungen unter Einhaltung der elektrischen und fertigungstechnischen Anforderungen
• HF-gerechte Platzierung und Verdrahtung von Komponenten, einschließlich impedanzkontrollierter Strukturen, differentieller Leitungspaare, Wellenleiter und digital-photonischer Implementierungen
• Optimierung des Layouts hinsichtlich Signalintegrität (SI), Power Integrity (PI) und HF-Performance, mit dem Ziel, Kopplung, Übersprechen, Einfügedämpfung, Rückflussdämpfung und elektromagnetische Störungen (EMI) zu minimieren
• Erstellung und Verifikation von IC-Layouts mit Cadence Virtuoso Suite, Cadence PVS und Siemens Calibre
• Zusammenarbeit mit Analog-IC-Design- und Package-Ingenieur:innen zur Unterstützung der IP-Entwicklung sowie des Chip-Package-Board-Co-Designs. Sicherstellung der erfolgreichen Integration hochpräziser Schaltungen sowie Unterstützung von Simulationsaktivitäten mit SI/PI/EM-Extraktionstools
• Durchführung von Design-Verifikationen und Überprüfungen der Fertigungsgerechtigkeit, einschließlich LVS-, DRC-, DFM- und ERC-Prüfungen, Einhaltung von Fertigungsregeln sowie Extraktion parasitärer Elemente

Wen wir suchen

• Bachelor- oder Masterabschluss in Elektrotechnik, Mikroelektronik, Halbleiterphysik, Technischer Informatik oder einem verwandten Fachgebiet
• Mindestens 6 Jahre Berufserfahrung in der Halbleiter- bzw. Elektronikindustrie
• Fundierte Erfahrung mit der Cadence Virtuoso Suite (Virtuoso, PVS, Quantus)
• Erfahrung mit der Cadence Virtuoso Suite sowie mit Tools zur physikalischen Verifikation wie Siemens Calibre oder Cadence PVS ist zwingend erforderlich. Erfahrung mit Synopsys IC Custom Compiler und IC Validator ist von klarem Vorteil
• Kenntnisse in Halbleiterprozessen, Analog-/Mixed-Signal-Design sowie ESD-/EMC-Konzepten sind von großem Vorteil
• Kenntnisse in impedanzkontrolliertem Routing, elektromagnetischer Kopplung, Erdungsstrategien, Abschirmkonzepten und RF-Matching-Netzwerken
• Erfahrung mit IC-Package-Substraten sowie Wire-Bond- und Flip-Chip-Packaging ist von Vorteil
• Erfahrung im CMOS-IC-Layout, insbesondere in den Bereichen Kontrolle parasitärer Effekte, Matching-Techniken, Bauteilplatzierung, Abschirmkonzepte und Chip-Package-Board-Co-Design
• Gute technische Englischkenntnisse sind zwingend erforderlich; Deutschkenntnisse sind von Vorteil

Wir bieten ein wettbewerbsfähiges Gehalt und Zusatzleistungen, die sich an Deiner Leistung, Erfahrung und Qualifikation orientieren.
Die Anstellung erfolgt nach dem Lohn- und Gehaltstarifvertrag für Angestellte der Elektro- und Elektronikindustrie, Beschäftigungsgruppe G (https://www.feei.at/aktuelles/mindestloehne-und-gehaelter-eei/).
Wir bieten eine höhere Vergütung je nach Deinen Kenntnissen und Fähigkeiten.

Bei Fragen wende dich gerne an Hana Krsul unter Hana.Krsul@ams-osram.com oder +43 664 9665611.